30나노급 D램ㆍSTT-램 등 초미세공정 상용화 기술 과제
`차세대 메모리반도체 기술 주도권은 신물질에 달렸다.'
30나노 이하급 차세대 메모리반도체 개발 경쟁이 치열한 가운데 관련 업계 최대 기술 난제로 `신물질 개발'이 꼽히고 있다.
당장 메모리 업계가 연내 개발 목표로 잡고 있는 30나노급 D램과 20나노급 낸드플래시를 비롯해 차세대 메모리로 주목받고 있는 STT-램 등의 상용화 버틀넥(Buttle Neck)은 새로운 물질을 찾아야 하는 것으로 압축된다.
전하를 담아놓는 커패시터와 스위치 역할을 담당하는 트랜지스터가 각각 하나로 구성되는 D램은 30나노급 이하 미세공정으로 들어가면 커패시터용 신물질 찾기가 최대 숙제다. 작년 삼성전자와 하이닉스가 양산에 들어간 40나노급 D램까지는 지르코늄 옥사이드(ZrO)라는 물질을 사용한 커패시터로 개발이 가능했다. 하지만 30나노급 이하 초미세 회로선폭 공정으로 가면 지르코늄 옥사이드로 이뤄진 캐패시터로는 D램 개발이 매우 어렵다는 게 관련 업계 전문가들의 설명이다. 30나노급 공정만 해도 더 이상 ZrO 커패시터의 바닥 면적을 줄일 순 없고, 높이 쌓아야 하는데, 쌓으면 쓰러지는 문제 등이 발생한다. 따라서 30나노 이하급에선 극히 작아져도 정전용량을 높일 수 있는 새로운 물질의 커패시터 개발이 필수과제로 떠오른 것이다. 삼성전자, 하이닉스 등 메모리 업계와 학계가 수년전부터 이 신물질 개발에 나서고 있지만, 아직 뾰족한 해결책을 찾지는 못했다.
작년 메모리 업계가 양산에 들어간 30나노급 낸드플래시 뒤를 이을 20나노급 이하 낸드플래시 개발도 역시 신물질에 막혀 있다. 20나노급 이하 낸드플래시에선 전하를 저장하는 트랜지스터의 플로팅게이트 신 구성물질 찾기가 최대 과제다. 두 개의 폴리실리콘 산화막 사이에 전극을 놓으면 구성되는 플로팅게이트가 20나노급 이하로 가면 바로 옆에 있는 플로팅게이트와 크로스토크(CrossTalk), 즉 셀 간섭현상을 일으켜 오류를 일으키게 된다. 2006년 삼성전자가 이 문제를 해결할 수 있다며 전혀 다른 물질을 사용해 플로팅게이트를 대체하는 CTF(Charge Trap Flash)라는 기술을 선보였지만, CTF 역시 아직은 상용화 제품에 적용하기엔 부족한 점이 있다. CTF는 다수의 구멍을 지닌 나이트라이드라는 부도체 신물질을 활용, 구멍 속에 전하를 채우거나 비우는 방식으로 0과 1 데이터를 기록하는 방식인데, 나이트라이드라는 물질을 인위적으로 조절하기 매우 어렵고, CTF를 활용한 낸드플래시도 신뢰도가 높지 않기 때문이다.
국내 메모리 제조사의 연구소 관계자는 "30나노급 이하 D램과 20나노급 이하 낸드플래시 등 차기 메모리 개발을 위해 3차원 셀 스택(Stack) 등 셀 구조를 바꾸는 방법을 비롯한 여러 가지 기술이 동원되고 있지만, 결국은 신물질 개발 싸움이다"라고 말했다.
메모리 업계는 현재 실리콘 기반의 메모리 미세회로 공정은 10나노급이 마지막으로 더 이상 내려가기 어려울 것으로 보고 있다. 이같은 미세공정 한계는 곧 지금껏 증명돼왔던 무어의 법칙이 존속하느냐는 문제와 직결되는 것으로 더 이상 미세공정 기술개발이 이뤄지지 않는다면 무어의법칙은 사라지게 된다. 메모리 업계는 이같은 한계 극복을 위해 기존 실리콘 기반 메모리에서 벗어나 전혀 새로운 물질을 사용하는 STT-M램, Re램(저항변화메모리), P램(상변화메모리) 등 차세대 메모리 개발에 나서고 있지만, 이 역시 최적의 물질을 찾는 게 최대 과제다. 예를 들어 자성물질 구조를 트랜지스터로 활용하는 30나노급 이하 STT-M램 개발은 아이온코발트 플래티늄 합금 등 강한 자성 특성을 가진 물질을 찾아 얇은 나노급 결정구조(자성막)로 만들 수 있느냐에 달렸다는 게 STT-램 개발 프로젝트를 진행하고 있는 한양대 박재근 교수의 설명이다.
차세대 테라비트 메모리 개발 프로젝트를 진행하고 있는 한양대 심태헌 교수는 "탄소나노튜브(CNT), 그라핀 등 신물질을 활용한 반도체 연구개발이 활기를 띠고 있지만, 상용화로 이어지기까진 10년 이상 걸릴 것"이라며 "모든 차세대 메모리 개발의 핵심은 특성이 좋은 물질을 개발하는 것"이라고 말했다.
김승룡기자 srkim@
◆사진설명 : 30나노 이하급 차세대 메모리반도체 경쟁에서 신소재 개발이 업계 최대 난제로 떠오르면서 관련기술 개발이 한창이다. 16일 서울 한양대학교 차세대 메모리 산학연 공동연구센터에서 연구원들이 수직형 STT-M램 자성물질 개발을 하고 있다.
사진=김민수기자 ultrartist@
30나노 이하급 차세대 메모리반도체 개발 경쟁이 치열한 가운데 관련 업계 최대 기술 난제로 `신물질 개발'이 꼽히고 있다.
당장 메모리 업계가 연내 개발 목표로 잡고 있는 30나노급 D램과 20나노급 낸드플래시를 비롯해 차세대 메모리로 주목받고 있는 STT-램 등의 상용화 버틀넥(Buttle Neck)은 새로운 물질을 찾아야 하는 것으로 압축된다.
전하를 담아놓는 커패시터와 스위치 역할을 담당하는 트랜지스터가 각각 하나로 구성되는 D램은 30나노급 이하 미세공정으로 들어가면 커패시터용 신물질 찾기가 최대 숙제다. 작년 삼성전자와 하이닉스가 양산에 들어간 40나노급 D램까지는 지르코늄 옥사이드(ZrO)라는 물질을 사용한 커패시터로 개발이 가능했다. 하지만 30나노급 이하 초미세 회로선폭 공정으로 가면 지르코늄 옥사이드로 이뤄진 캐패시터로는 D램 개발이 매우 어렵다는 게 관련 업계 전문가들의 설명이다. 30나노급 공정만 해도 더 이상 ZrO 커패시터의 바닥 면적을 줄일 순 없고, 높이 쌓아야 하는데, 쌓으면 쓰러지는 문제 등이 발생한다. 따라서 30나노 이하급에선 극히 작아져도 정전용량을 높일 수 있는 새로운 물질의 커패시터 개발이 필수과제로 떠오른 것이다. 삼성전자, 하이닉스 등 메모리 업계와 학계가 수년전부터 이 신물질 개발에 나서고 있지만, 아직 뾰족한 해결책을 찾지는 못했다.
작년 메모리 업계가 양산에 들어간 30나노급 낸드플래시 뒤를 이을 20나노급 이하 낸드플래시 개발도 역시 신물질에 막혀 있다. 20나노급 이하 낸드플래시에선 전하를 저장하는 트랜지스터의 플로팅게이트 신 구성물질 찾기가 최대 과제다. 두 개의 폴리실리콘 산화막 사이에 전극을 놓으면 구성되는 플로팅게이트가 20나노급 이하로 가면 바로 옆에 있는 플로팅게이트와 크로스토크(CrossTalk), 즉 셀 간섭현상을 일으켜 오류를 일으키게 된다. 2006년 삼성전자가 이 문제를 해결할 수 있다며 전혀 다른 물질을 사용해 플로팅게이트를 대체하는 CTF(Charge Trap Flash)라는 기술을 선보였지만, CTF 역시 아직은 상용화 제품에 적용하기엔 부족한 점이 있다. CTF는 다수의 구멍을 지닌 나이트라이드라는 부도체 신물질을 활용, 구멍 속에 전하를 채우거나 비우는 방식으로 0과 1 데이터를 기록하는 방식인데, 나이트라이드라는 물질을 인위적으로 조절하기 매우 어렵고, CTF를 활용한 낸드플래시도 신뢰도가 높지 않기 때문이다.
국내 메모리 제조사의 연구소 관계자는 "30나노급 이하 D램과 20나노급 이하 낸드플래시 등 차기 메모리 개발을 위해 3차원 셀 스택(Stack) 등 셀 구조를 바꾸는 방법을 비롯한 여러 가지 기술이 동원되고 있지만, 결국은 신물질 개발 싸움이다"라고 말했다.
메모리 업계는 현재 실리콘 기반의 메모리 미세회로 공정은 10나노급이 마지막으로 더 이상 내려가기 어려울 것으로 보고 있다. 이같은 미세공정 한계는 곧 지금껏 증명돼왔던 무어의 법칙이 존속하느냐는 문제와 직결되는 것으로 더 이상 미세공정 기술개발이 이뤄지지 않는다면 무어의법칙은 사라지게 된다. 메모리 업계는 이같은 한계 극복을 위해 기존 실리콘 기반 메모리에서 벗어나 전혀 새로운 물질을 사용하는 STT-M램, Re램(저항변화메모리), P램(상변화메모리) 등 차세대 메모리 개발에 나서고 있지만, 이 역시 최적의 물질을 찾는 게 최대 과제다. 예를 들어 자성물질 구조를 트랜지스터로 활용하는 30나노급 이하 STT-M램 개발은 아이온코발트 플래티늄 합금 등 강한 자성 특성을 가진 물질을 찾아 얇은 나노급 결정구조(자성막)로 만들 수 있느냐에 달렸다는 게 STT-램 개발 프로젝트를 진행하고 있는 한양대 박재근 교수의 설명이다.
차세대 테라비트 메모리 개발 프로젝트를 진행하고 있는 한양대 심태헌 교수는 "탄소나노튜브(CNT), 그라핀 등 신물질을 활용한 반도체 연구개발이 활기를 띠고 있지만, 상용화로 이어지기까진 10년 이상 걸릴 것"이라며 "모든 차세대 메모리 개발의 핵심은 특성이 좋은 물질을 개발하는 것"이라고 말했다.
김승룡기자 srkim@
◆사진설명 : 30나노 이하급 차세대 메모리반도체 경쟁에서 신소재 개발이 업계 최대 난제로 떠오르면서 관련기술 개발이 한창이다. 16일 서울 한양대학교 차세대 메모리 산학연 공동연구센터에서 연구원들이 수직형 STT-M램 자성물질 개발을 하고 있다.
사진=김민수기자 ultrartist@
