KAIST-삼성전자, 석·박사에 첨단 공정기술 지원
하반기 20개팀 대상..내년부터 매년 40개팀 참여
KAIST와 삼성전자가 시스템 반도체 석·박사 과정 학생에 칩 제작 기회를 제공하는 데 힘을 모으기로 했다.
KAIST는 23일 KAIST 반도체설계교육센터(IDEC) 동탄교육장에서 삼성전자와 '130㎚ 복합고전압소자(BCDMOS) 시스템반도체 칩 공정 지원'을 위한 협약을 체결했다고 밝혔다.
BCDMOS 공정은 아날로그 회로와 로직회로, 고전압 소자가 하나의 칩에서 구현되는 공정 기술로, 고전압과 고속 동작이 필요한 전력 관리 응용 분야에 적합하다. 반도체 칩 제작은 대학원생들이 이론으로 설계한 도면을 실제 웨이퍼에 구현해 실물을 만드는 중요한 과정이다. 실물 칩을 제작하면 설계의 정확성과 효율성을 검증할 수 있다. 하지만 비용이 최소 3000만원 이상 소요돼 학생들이 외부 지원 없이 칩 제작을 경험하기 쉽지 않다.
이날 협약으로 KAIST는 130㎚ BCDMOS 8인치 공정을 하반기부터 도입해 국내 반도체 석박사 과정 학생들에게 칩 제작 기회를 제공할 예정이다. 하반기 20개팀을 시작으로 내년부터 2년 간 상하반기 각 20개팀이 칩 제작에 참여하게 된다.
앞서 KAIST IDEC와 삼성전자와 협력해 2021년부터 28㎚ 로직 공정 칩 제작 기회를 학생들에게 제공하고 있으며, 지난해 저전력과 무선통신시스템 분야 설계에 적합한 반도체 공정인 '28㎚ FD-SOL(완전 공핍형 실리콘 온 인슐레이터)' 공정 지원을 추가, 운영하고 있다.
올해 제공된 28㎚ 공정에는 30개 대학 160개팀, 800여 명의 학생이 설계에 참여해 칩을 제작하고 있다.
박인철 KAIST IDEC소장은 "삼성전자의 130㎚ BCDMOS 공정 지원은 시스템 반도체를 연구하는 대학에 실질적인 제작 기회를 제공해 연구성과를 높이는 데 크게 기여할 것"이라고 말했다.
한편 KAIST IDEC은 시스템반도체 분야 전문인력 양성을 위해 1995년 설립됐으며, 지난 29년 간 삼성전자와 협력해 2219개 설계팀에 칩 제작 기회를 제공하는 등 총 8100여 명의 반도체 전문인력을 배출했다.이준기기자 bongchu@dt.co.kr
박인철(왼쪽 다섯번째) KAIST IDEC 소장과 박상훈(왼쪽 여섯번째) 삼성전자 파운드리사업부 상무가 23일 '130㎚ BCDMOS 공정 제작 지원' 협약식을 체결하고 기념촬영을 하고 있다. KAIST 제공
